Verilog er et hardwarebeskrivelsessprog (HDL), der anvendes til at designe, simulere og verificere digitale elektroniske systemer, især integrerede kredsløb (IC'er). Konceptualiseret i 1980'erne giver Verilog ingeniører mulighed for at beskrive adfærden og strukturen af elektroniske systemer på forskellige abstraktionsniveauer, fra det højniveau-algoritme ned til gate-niveau. Dets primære rolle er at lette simuleringen og syntesen af digitale logikkredsløb, hvilket muliggør effektivt design og verifikation af komplekse hardwarekomponenter som CPU'er, FPGA'er (Field-Programmable Gate Arrays) og ASIC'er (Application-Specific Integrated Circuits).
Verilog opstod i 1984 som et proprietært sprog udviklet af Gateway Design Automation. Dets oprindelige formål var at levere et modelleringsværktøj til digitale systemer. I 1990 blev det erhvervet af Cadence Design Systems, hvilket faciliterede en bredere adoption af sproget i elektronikindustrien.
I 1995 blev Verilog standardiseret som IEEE 1364, hvilket markerede det som en officiel HDL-standard. Denne standardisering bidrog betydeligt til Verilogs popularitet, hvilket gjorde det muligt for det at konkurrere med andre HDL'er, især VHDL, som havde fået fremtrædende plads i 1980'erne gennem sin anvendelse i militære og rumfartsapplikationer.
I de efterfølgende år har Verilog udviklet sig til at inkludere konstruktioner for moderne designmetodologier som SystemVerilog, en udvidelse, der inkorporerer funktioner fra både Verilog og objektorienterede programmeringsparadigmer. Nu repræsenterer SystemVerilog både et verifikations- og designværktøj, hvilket yderligere forbedrer Verilogs kapabiliteter.
På nuværende tidspunkt fortsætter Verilog og dets udvidelser med at være et grundlæggende sprog i elektronikdesignautomatiserings (EDA) industrien, med et robust økosystem af værktøjer leveret af forskellige store firmaer som Synopsys, Mentor Graphics og Cadence.
Den grundlæggende byggesten i Verilog er modulet. Moduler indeholder indgange, udgange og intern logik.
module my_adder(input a, input b, output sum);
assign sum = a + b;
endmodule
Verilog understøtter procedurelle blokke som always og initial, som muliggør sekventiel logik og initialisering.
always @(posedge clk) begin
q <= d; // Ved den stigende kant af clk, tildel d til q
end
Kontinuerlige tildelinger kan foretages ved hjælp af assign-udsagnet, som sikrer, at outputtet straks afspejler ændringen i indgange.
wire out;
assign out = a & b; // AND-gate
Verilog tillader direkte modellering ved hjælp af indbyggede primitivs som AND, OR og NOT.
and my_and(out, a, b); // Instansierer en AND-gate
Testbænke bruges i Verilog til at simulere og verificere funktionaliteten af et design.
module tb_my_adder;
reg a, b;
wire sum;
my_adder dut (.a(a), .b(b), .sum(sum)); // Instansier designet
initial begin
a = 0; b = 0; #10; // Anvend indgange og vent
a = 1; #10;
b = 1; #10;
end
endmodule
Verilog understøtter betingede udsagn som if, case til beslutningstagning i procedurelle blokke.
if (sel) begin
out = a;
end else begin
out = b;
end
Løkker kan bruges i Verilog til repetitive tildelinger og operationer.
for (i = 0; i < 8; i = i + 1) begin
// Udfør operationer
end
Verilog tillader parametrede moduler, hvilket muliggør genbrug af designs med forskellige konfigurationer.
module my_multiplier #(parameter WIDTH = 8)(input [WIDTH-1:0] a, input [WIDTH-1:0] b, output [2*WIDTH-1:0] product);
assign product = a * b;
endmodule
Verilog giver mulighed for at definere opgaver og funktioner til modulært kodedesign.
function [7:0] add(input [7:0] a, input [7:0] b);
add = a + b;
endfunction
Ikke-blokerende tildelinger ved hjælp af <= operatoren muliggør bedre modellering af synkrone designs.
always @(posedge clk) begin
q <= d; // Planlagt til senere udførelse
end
Verilog-udvikling faciliteres gennem en række værktøjer og IDE'er. Almindeligt anvendt software inkluderer ModelSim, Synopsys VCS og Cadence Incisive, som tilbyder simulering, syntese og fejlfinding.
For at bygge et Verilog-projekt skriver du typisk din Verilog-kode i .v filer. Du kan derefter påkalde en simulator eller synteseværktøj fra kommandolinjen eller inden for en IDE. For eksempel kan en kompilationskommando se sådan ud:
vcs my_design.v -o my_sim
Efter kompilering kan du køre simuleringen med:
./my_sim
Verilog anvendes primært i design og verifikation af digitale kredsløb, herunder:
Dets evne til at modellere hardware på forskellige abstraktionsniveauer gør det alsidigt til mange anvendelser inden for elektronikindustrien.
Verilog sammenlignes ofte med andre HDL-sprog som VHDL. Mens begge tjener lignende formål, betragtes Verilog generelt som lettere at lære på grund af sin forenklede syntaks, der ligner C-programmeringssproget. VHDL foretrækkes til mere udførlige designs, der kræver stærk typekontrol, og anvendes ofte i statslige og rumfartsapplikationer.
Når det sammenlignes med softwareprogrammeringssprog som C og Java, fokuserer Verilog på hardwarestrukturer og samtidige processer, mens software-sprog håndterer sekventiel og proceduremæssig logik. Python kan bruges til højniveau test og behandling af simuleringsdata, men giver ikke en direkte metode til hardwarebeskrivelse.
For dem, der ønsker at oversætte Verilog-design til andre HDL-formater, findes der værktøjer som Calyx og andre open-source software til at lette denne proces. Dog kan de specifikke karakteristika ved Verilog gøre direkte oversættelser udfordrende på grund af de iboende forskelle i abstraktion og hensigt for hvert sprog.
Værktøjer som Verilator eller Yosys er blevet udviklet til at hjælpe med at konvertere Verilog-kode til forskellige formater eller optimere den, og de tilbyder kapabiliteter til syntese og simulering. Disse værktøjer er særligt nyttige til at integrere Verilog-design i flow-orienterede miljøer.