Chisel (Construcción de Hardware en un Lenguaje Embebido de Scala) es un lenguaje de construcción de hardware que facilita el diseño y la verificación de hardware. Está construido sobre el lenguaje de programación Scala, aprovechando su expresividad y capacidades de programación funcional para permitir a los diseñadores crear diseños de hardware sofisticados y bancos de pruebas con facilidad. Chisel se utiliza principalmente en el desarrollo de circuitos digitales, particularmente en el ámbito del diseño de FPGA y ASIC.
Chisel fue desarrollado como un proyecto de investigación en la Universidad de California, Berkeley, bajo los auspicios del grupo de Investigación en Arquitectura de Berkeley. La motivación detrás de su creación fue proporcionar un medio más productivo y eficiente para diseñar hardware en comparación con los lenguajes de descripción de hardware tradicionales (HDLs) como Verilog o VHDL. Al incrustar el diseño de hardware dentro de un lenguaje de programación de alto nivel, Chisel buscaba ofrecer una mejor abstracción, construcciones de nivel superior y reutilización de código.
Desde su creación, Chisel ha ganado popularidad en entornos académicos e industriales. El lenguaje ha evolucionado con contribuciones de numerosos desarrolladores, lo que ha llevado a mejoras en sus características, bibliotecas y usabilidad. Su integración con Scala ha permitido a los diseñadores aprovechar características poderosas como la programación funcional, la seguridad de tipos y bibliotecas de colecciones avanzadas. Chisel se utiliza ahora ampliamente en proyectos modernos de desarrollo de hardware, que van desde la investigación académica hasta productos comerciales.
Chisel se inspira en HDLs como Verilog y VHDL, tomando prestados sus conceptos fundamentales mientras los mejora con paradigmas de programación de Scala. También se relaciona estrechamente con otros marcos de construcción de hardware como SpinalHDL, que también se centran en la productividad y la expresividad. Los diseños de Chisel se pueden convertir en Verilog, lo que permite el uso de herramientas y flujos de trabajo de síntesis existentes.
Chisel proporciona un Lenguaje Específico de Dominio (DSL) embebido dentro de Scala, permitiendo a los diseñadores de hardware utilizar la sintaxis de Scala para la descripción de hardware. Por ejemplo, definir un multiplexor simple de 2 entradas se puede expresar como:
class SimpleMux extends Module {
val io = IO(new Bundle {
val a = Input(Bool())
val b = Input(Bool())
val sel = Input(Bool())
val out = Output(Bool())
})
io.out := Mux(io.sel, io.b, io.a)
}
Chisel admite una variedad de tipos y permite a los diseñadores especificar anchos de bit explícitamente, proporcionando un mejor control sobre la utilización de recursos de hardware. Por ejemplo:
val myWire = Wire(UInt(8.W)) // Entero sin signo de 8 bits
El lenguaje ofrece abstracciones para componentes de hardware comunes. Por ejemplo, para crear un registro simple:
val reg = RegInit(0.U(8.W)) // Registro de 8 bits inicializado a 0
Chisel permite la creación de módulos parametrizados, habilitando diseños reutilizables con diferentes configuraciones:
class ParamModule(val size: Int) extends Module {
val io = IO(new Bundle {
val input = Input(UInt(size.W))
val output = Output(UInt(size.W))
})
io.output := io.input + 1.U
}
Chisel admite expresiones condicionales para facilitar la lógica de hardware compleja:
val result = Mux(condition, trueValue, falseValue) // Multiplexor
Construye componentes de hardware modulares utilizando funciones de orden superior para generar configuraciones de hardware:
def makeAdder(n: Int) = new Module {
val io = IO(new Bundle {
val a = Input(UInt(n.W))
val b = Input(UInt(n.W))
val sum = Output(UInt(n.W))
})
io.sum := io.a + io.b
}
Chisel permite el uso de utilidades de colección de Scala para manipular elementos de hardware de manera efectiva:
val wires = VecInit(Seq.fill(4)(Wire(UInt(8.W)))) // Crear un vector de 4 cables
La lógica secuencial se expresa fácilmente utilizando las construcciones dedicadas de Chisel, como registros:
when(condition) {
reg := newValue
} .otherwise {
reg := oldValue
}
Chisel se integra con ScalaTest, lo que permite a los desarrolladores escribir pruebas para sus diseños de hardware de manera natural:
class MyModuleTester extends PeekPokeTester(new MyModule) {
poke(dut.a, 1)
poke(dut.b, 0)
expect(dut.out, 1)
}
Chisel admite el encadenamiento de métodos, lo que permite definiciones concisas y legibles de circuitos de hardware complejos:
val result = (a + b).asUInt + c
Chisel se puede desarrollar utilizando cualquier IDE que soporte Scala, como IntelliJ IDEA con el plugin de Scala. Además, sbt (Scala Build Tool) se utiliza comúnmente para gestionar proyectos y dependencias, así como para compilar proyectos de Chisel en código Verilog.
Para crear un proyecto de Chisel, puedes configurar una estructura de proyecto estándar de sbt. Un archivo build.sbt simple podría verse así:
name := "MyChiselProject"
version := "0.1"
scalaVersion := "2.12.10"
libraryDependencies += "edu.berkeley.cs" %% "chisel3" % "3.4.4"
Para construir, ejecutarías sbt run desde la línea de comandos y los archivos Verilog de salida se generarán en el directorio de destino.
Chisel se utiliza predominantemente en el diseño y la verificación de hardware digital. Encuentra aplicaciones en áreas como:
Chisel se distingue de los HDLs tradicionales como Verilog y VHDL al ofrecer características que se encuentran en lenguajes de programación de alto nivel, como la programación funcional, la seguridad de tipos y abstracciones de nivel superior.
En comparación con otros lenguajes:
Para traducir Chisel a otros lenguajes de descripción de hardware, herramientas como el compilador de Chisel pueden generar Verilog directamente desde el código fuente de Chisel. No hay herramientas de traducción de fuente a fuente ampliamente conocidas que conviertan Chisel directamente a otro HDL, pero el Verilog generado se puede adaptar manualmente si es necesario.
Actualmente, la herramienta más reconocida es la propia cadena de herramientas de Chisel, que permite a los usuarios compilar diseños de Chisel en código Verilog sintetizable. También hay esfuerzos para integrar Chisel con otros marcos de hardware a través de varias bibliotecas y herramientas, fomentando la colaboración y la interoperabilidad entre diferentes metodologías de diseño de hardware.